【解決方案】智慧化 DRC 驗證，輕鬆應對日益複雜的設計挑戰：透過 Calibre nmDRC Recon 加速驗證流程

By John Ferguson

面臨的挑戰：傳統 DRC 驗證方式已難以應付現今需求……積體電路設計日益複雜且自動化程度提高，使得傳統的設計規範檢查（DRC）方法變得不再有效。這些早期為較簡單、手動佈局所設計的 DRC 工作流程，是以「邊修邊建」的方式進行——在完成佈局後執行檢查，標記違規處，再反覆修正。這套方法在過去尚能應付，但現在的設計通常具有多層結構、層級架構，且常由分散團隊共同開發，使得全圖 DRC 驗證成為設計流程中的一大瓶頸。

傳統 DRC 為何無法勝任現今設計需求？

執行時間過長：隨著設計規則日益複雜，驗證所需時間呈指數型增加。
佈局尚未完成：許多設計是分階段完成的，使得在流程早期進行完整驗證變得不切實際。
除錯效率低：全域性的規則違反通常難以定位與修正，因其問題不具區域性。

影響是什麼？

團隊在除錯與驗證上遭遇顯著延遲，導致設計定案（tape-out）時程延後，資源消耗也隨之增加。

解決方案：採用 Calibre nmDRC Recon 的前期驗證策略

面對上述挑戰，Siemens 推出 Calibre nmDRC Recon，一種突破性的前期驗證策略，透過在設計初期執行局部規則檢查，大幅降低除錯時間與資源消耗。不再等到整體佈局完成，nmDRC Recon 讓設計人員能在設計流程的早期，就發現並修正重大佈局違規問題。

顯示一般 nmDRC 與 nmDRC Recon 在執行時間與記憶體使用上的差異。在多種設計中，nmDRC Recon 的效能提升顯著——執行時間縮短達 4 至 15 倍，記憶體使用量則減少 2 至 18 倍。

nmDRC Recon 的一大優勢是能加快問題修正週期。透過僅執行相關的局部檢查，大幅提升驗證速度，讓設計人員能更快速地找出並解決錯誤。

另一項重要好處是減輕運算負擔。nmDRC Recon 不需一次處理整個設計，而是針對特定設計元件進行選擇性驗證，有效降低硬體資源需求，對於運算資源有限的團隊而言，是一個實用的解決方案。

最後，nmDRC Recon 能強化目標錯誤的偵測能力，精準找出違規位置更接近根本原因，減少不必要的反覆修正，讓設計人員能專注處理關鍵問題，而不被無關錯誤干擾。最終帶來的是更精簡、高效的驗證流程，加速整體送交流程。

Calibre nmDRC Recon 如何簡化並加速 DRC 驗證流程

Calibre nmDRC Recon 採用「先進行局部驗證」的策略，也就是優先執行不需要深入層級分析或連接性資料的檢查。這種方式大幅降低了執行時間與硬體資源使用。以下是設計人員可以如何善用這項工具：

初期階段即進行局部檢查
傳統 DRC 會在整個佈局上執行所有規則，即使當時只完成部分資料。而 nmDRC Recon 則聚焦在「局部範圍」的違規項目——也就是不依賴層級結構或電性連接的問題。這讓設計人員能夠在早期即偵測出明顯錯誤，例如：
- Floorplanning（佈局規劃）
- Cell placement（元件放置）
- Chip finishing（晶片完成階段）
越早解決這些問題，就越能避免後續流程中產生連鎖錯誤。
可自訂的規則選擇
並非所有 DRC 規則都具相同的複雜度。使用 Calibre nmDRC Recon，團隊可以根據設計階段開啟或停用特定類型的規則，例如：
◆ 設計人員可以僅執行與已修改區域相關的檢查，將問題修正工作集中在近期的變更項目上。
◆ 根據需求調整規則的優先順序或延後執行，達到驗證速度與完整性的平衡。
這種彈性讓團隊能針對每個設計階段執行最相關的規則，提升效率。
加速含連接性考量的完整驗證
即使已解決局部問題，有些檢查——如靜電放電（ESD）、鎖定效應（Latch-up）和多重圖樣化（Multi-patterning）——仍需完整的連接資料。此時，可透過 Calibre nmLVS Recon SI 協助處理（有快速影片可參考！觀看：Calibre nmLVS Recon）。
nmLVS Recon SI 可快速進行連接性分析，及早找出短路網路，避免不必要的 DRC 測試延遲與問題修正循環，確保後續驗證迭代更有效率、更具價值。